パワー半導体デバイスは産業、消費、軍事などの分野で広く使用されており、戦略的に高い地位を占めています。パワーデバイスの全体像を写真で見てみましょう。
パワー半導体デバイスは、回路信号の制御の程度に応じてフルタイプ、半制御タイプ、および非制御タイプに分類できます。または、駆動回路の信号特性に応じて、電圧駆動型、電流駆動型などに分けることができます。
| 分類 | タイプ | 特定のパワー半導体デバイス |
| 電気信号の制御性 | 半制御式 | SCR |
| フルコントロール | GTO、GTR、MOSFET、IGBT | |
| 制御不能 | パワーダイオード | |
| 駆動信号特性 | 電圧駆動型 | IGBT、MOSFET、SITH |
| 電流駆動型 | SCR、GTO、GTR | |
| 実効信号波形 | パルストリガータイプ | SCR、GTO |
| 電子制御式 | GTR、MOSFET、IGBT | |
| 電流を流す電子が関与する状況 | バイポーラデバイス | パワーダイオード、SCR、GTO、GTR、BSIT、BJT |
| ユニポーラデバイス | MOSFET、SIT | |
| 複合デバイス | MCT、IGBT、SITH、IGCT |
パワー半導体デバイスが異なれば、電圧、電流容量、インピーダンス能力、サイズなどの特性も異なります。実際の使用においては、さまざまな分野やニーズに応じて適切なデバイスを選択する必要があります。
半導体業界は、誕生以来 3 世代にわたる物質的な変化を経験してきました。パワー半導体デバイスの分野では、現在でもSiに代表される第一の半導体材料が主に使用されています。
| 半導体材料 | バンドギャップ (eV) | 融点(K) | メインアプリケーション | |
| 第一世代の半導体材料 | Ge | 1.1 | 1221 | 低電圧、低周波数、中出力トランジスタ、光検出器 |
| 第2世代半導体材料 | Si | 0.7 | 1687年 | |
| 第3世代半導体材料 | GaAs | 1.4 | 1511 | マイクロ波、ミリ波デバイス、発光デバイス |
| SiC | 3.05 | 2826 | 1. 高温、高周波、耐放射線性の高出力デバイス 2. 青色、グレード、紫色の発光ダイオード、半導体レーザー | |
| GaN | 3.4 | 1973年 | ||
| アイン | 6.2 | 2470 | ||
| C | 5.5 | ＞3800 | ||
| ZnO | 3.37 | 2248 | ||
半制御および完全制御のパワー デバイスの特性を要約します。
| デバイスの種類 | SCR | GTR | MOSFET | IGBT |
| 制御タイプ | パルストリガー | 電流制御 | 電圧制御 | フィルムセンター |
| 自己遮断ライン | 転流遮断 | 自己停止装置 | 自己停止装置 | 自己停止装置 |
| 動作周波数 | ＜1khz | ＜30khz | 20khz-Mhz | ＜40khz |
| 駆動力 | 小さい | 大きい | 小さい | 小さい |
| スイッチング損失 | 大きい | 大きい | 大きい | 大きい |
| 伝導損失 | 小さい | 小さい | 大きい | 小さい |
| 電圧と電流レベル | 最大 | 大きい | 最小 | もっと |
| 代表的な用途 | 中周波誘導加熱 | UPS周波数変換器 | スイッチング電源 | UPS周波数変換器 |
| 価格 | 最低 | より低い | 真ん中に | 最も高価な |
| コンダクタンス変調効果 | 持っている | 持っている | なし | 持っている |
MOSFETについて知る
MOSFET は入力インピーダンスが高く、ノイズが低く、熱安定性が優れています。製造プロセスが簡単で放射線が強いため、通常は増幅回路やスイッチング回路に使用されます。
(1) 主な選択パラメータ: ドレイン・ソース間電圧 VDS (耐電圧)、ID 連続リーク電流、RDS(on) オン抵抗、Ciss 入力容量 (接合容量)、品質係数 FOM=Ron*Qg など。
(2) プロセスの違いにより、TrenchMOS: トレンチ MOSFET、主に 100V 以内の低電圧分野に分けられます。 SGT (Split Gate) MOSFET: スプリット ゲート MOSFET。主に 200V 以内の中低電圧分野で使用されます。 SJ MOSFET: スーパージャンクション MOSFET、主に 600 ～ 800V の高電圧分野。
オープンドレイン回路などのスイッチング電源では、ドレインがそのまま負荷に接続されることをオープンドレインといいます。オープンドレイン回路では、接続された負荷の電圧に関係なく、負荷電流をオンまたはオフにすることができます。理想的なアナログスイッチングデバイスです。これがスイッチング素子としてのMOSFETの原理です。
市場シェアの点では、MOSFET はほぼすべて大手国際メーカーの手に集中しています。その中で、インフィニオンは2015年にIR（American International Rectifier Company）を買収し、業界リーダーとなりました。オン・セミコンダクターも2016年9月にフェアチャイルド・セミコンダクターの買収を完了しました。市場シェアは2位に急上昇し、その後の売上ランキングではルネサス、東芝、IWC、ST、Vishay、Anshi、Magnaなどが続きました。
主流の MOSFET ブランドは、アメリカ、日本、韓国のいくつかのシリーズに分かれています。
アメリカのシリーズ: インフィニオン、IR、フェアチャイルド、オン・セミコンダクター、ST、TI、PI、AOS など。
日本語: 東芝、ルネサス、ロームなど。
韓国シリーズ：Magna、KEC、AUK、森名博、Shinan、KIA
MOSFET パッケージのカテゴリ
MOSFET パッケージには、PCB 基板への取り付け方法に応じて、プラグイン (スルーホール) と表面実装 (表面実装) の 2 つの主なタイプがあります。
プラグインタイプとは、MOSFETのピンがPCB基板の取り付け穴を通過し、PCB基板に溶接されることを意味します。一般的なプラグイン パッケージには、デュアル インライン パッケージ (DIP)、トランジスタ アウトライン パッケージ (TO)、およびピン グリッド アレイ パッケージ (PGA) が含まれます。
プラグインのパッケージ化
表面実装では、MOSFET ピンと放熱フランジが PCB ボードの表面のパッドに溶接されます。一般的な表面実装パッケージには、トランジスタ アウトライン (D-PAK)、スモール アウトライン トランジスタ (SOT)、スモール アウトライン パッケージ (SOP)、クワッド フラット パッケージ (QFP)、プラスチック リード チップ キャリア (PLCC) などが含まれます。
表面実装パッケージ
技術の発展に伴い、マザーボードやグラフィックス カードなどの PCB ボードでは、現在、直接プラグイン パッケージングの使用がますます少なくなり、表面実装パッケージングが多く使用されています。
1.デュアルインラインパッケージ(DIP)
DIPパッケージは2列のピンを備えており、DIP構造のチップソケットに挿入する必要があります。その派生方式は、シュリンク・ダブル・インライン・パッケージであるSDIP(Shrink DIP)である。ピン密度はDIPの6倍です。
DIPパッケージの構造形態には、多層セラミックデュアルインラインDIP、単層セラミックデュアルインラインDIP、リードフレームDIP（ガラスセラミック封止タイプ、プラスチック封止構造タイプ、セラミック低融点ガラス封止を含む）が含まれます。 DIPパッケージの特徴は、プリント基板のスルーホール溶接が容易に実現でき、マザーボードとの親和性が高いことです。
しかし実装面積や厚みが比較的大きく、抜き差し時にピンが破損しやすいため信頼性が低いです。同時に、プロセスの影響により、ピン数は一般に 100 を超えることはありません。そのため、電子産業の高集積化の過程で、DIP パッケージングは徐々に歴史の舞台から退いてきました。
2. トランジスタアウトラインパッケージ(TO)
TO-3P、TO-247、TO-92、TO-92L、TO-220、TO-220F、TO-251 などの初期のパッケージ仕様はすべてプラグイン パッケージ設計です。
TO-3P/247: 中高電圧および高電流 MOSFET に一般的に使用されるパッケージ形式です。耐電圧が高く、破壊に強いという特徴を持っています。
TO-220/220F: TO-220F は完全なプラスチックパッケージであり、ラジエーターに取り付けるときに絶縁パッドを追加する必要はありません。 TO-220は中間ピンに金属シートが接続されており、ラジエーターを取り付ける際には絶縁パッドが必要です。これら 2 つのパッケージ スタイルの MOSFET は類似した外観を持ち、互換的に使用できます。
TO-251: このパッケージ製品は主にコスト削減と製品サイズの縮小に使用されます。主に60A未満の中電圧および大電流、および7N未満の高電圧の環境で使用されます。
TO-92: このパッケージはコスト削減のため、低電圧 MOSFET (電流 10A 以下、耐電圧 60V 以下) および高電圧 1N60/65 にのみ使用されます。
近年、プラグインパッケージング工程の溶接コストが高く、パッチタイプに比べて放熱性能が劣るため、表面実装市場での需要が増加し続けており、これに伴いTOパッケージングも開発されています。表面実装パッケージに入れます。
TO-252 (D-PAK とも呼ばれます) と TO-263 (D2PAK) はどちらも表面実装パッケージです。
TOパッケージ製品の外観
TO252/D-PAK はプラスチック チップ パッケージで、パワー トランジスタや電圧安定化チップのパッケージングに一般的に使用されます。現在主流のパッケージの一つです。このパッケージング方法を使用した MOSFET は、ゲート (G)、ドレイン (D)、ソース (S) の 3 つの電極を備えています。ドレイン(D)ピンは切断されており使用されません。代わりに、背面のヒートシンクがドレイン (D) として使用され、PCB に直接溶接されます。一方では大電流を出力するために使用され、他方ではPCBを通して熱を放散します。したがって、PCB 上には 3 つの D-PAK パッドがあり、ドレイン (D) パッドの方が大きくなります。その梱包仕様は以下の通りです。
TO-252/D-PAKのパッケージサイズ仕様
TO-263 は TO-220 の亜種です。主に生産効率と放熱性の向上を目的として設計されています。非常に高い電流と電圧をサポートします。これは、150A 未満および 30V を超える中電圧大電流 MOSFET でより一般的です。 D2PAK (TO-263AB) に加えて、主にピンの数と距離が異なるため、TO-263 に従属する TO263-2、TO263-3、TO263-5、TO263-7 およびその他のスタイルも含まれます。 。
TO-263/D2PAK パッケージサイズ仕様s
3. ピングリッドアレイパッケージ (PGA)
PGA (ピン グリッド アレイ パッケージ) チップの内側と外側には、複数の正方形のアレイ ピンがあります。各正方形アレイのピンは、チップの周囲に一定の距離を置いて配置されます。ピンの数に応じて、2〜5つの円を形成できます。インストール中は、チップを特別な PGA ソケットに挿入するだけです。抜き差しが容易で信頼性が高く、高周波にも対応できるという利点があります。
PGA パッケージ スタイル
チップ基板の多くはセラミック材料を使用しており、一部には特殊なプラスチック樹脂を基板として使用しています。技術的には、ピン中心間距離は2.54mm、ピン数は64～447本が一般的です。この種のパッケージングの特徴は、実装面積（体積）が小さいほど消費電力（性能）が低いことです。 ）耐えることができ、その逆も同様です。このチップのパッケージング形式は初期にはより一般的であり、主に CPU などの高電力消費製品のパッケージングに使用されていました。たとえば、Intel の 80486 と Pentium はすべてこのパッケージ スタイルを使用しています。 MOSFET メーカーでは広く採用されていません。
4. スモール アウトライン トランジスタ パッケージ (SOT)
SOT（Small Out-Line Transistor）は、パッチタイプの小型パワートランジスタパッケージで、主にSOT23、SOT89、SOT143、SOT25（つまりSOT23-5）などが含まれます。SOT323、SOT363/SOT26（つまりSOT23-6）などのタイプは、派生したもので、TO パッケージよりもサイズが小さくなります。
SOTパッケージタイプ
SOT23 は、コンポーネントの長辺の両側に 3 つの翼状のピン (コレクタ、エミッタ、ベース) を備えた一般的に使用されるトランジスタ パッケージです。このうちエミッタとベースは同じ側にあります。これらは、低電力トランジスタ、電界効果トランジスタ、および抵抗ネットワークを備えた複合トランジスタで一般的です。強度は優れていますが、はんだ付け性が劣ります。外観を下図(a)に示します。
SOT89 には、トランジスタの片側に 3 つの短いピンが配置されています。もう一方の側は、放熱能力を高めるためにベースに接続された金属製ヒートシンクです。これはシリコンパワー表面実装トランジスタで一般的であり、高電力アプリケーションに適しています。外観を下図(b)に示します。
SOT143には翼状の短いピンが4本あり、両側から引き出されています。ピンの広い端はコレクタです。高周波トランジスタではこのタイプのパッケージが一般的で、その外観を下図(c)に示します。
SOT252 は、片側から 3 つのピンが伸びている高出力トランジスタで、中央のピンは短くコレクタになっています。もう一方の大きい方のピン（放熱用の銅板）に接続します。外観は下図 (d) のようになります。
一般的なSOTパッケージの外観比較
4 端子 SOT-89 MOSFET はマザーボードでよく使用されます。その仕様と寸法は次のとおりです。
SOT-89 MOSFETのサイズ仕様（単位：mm）
5. スモールアウトラインパッケージ(SOP)
SOP (Small Out-Line Package) は、SOL または DFP とも呼ばれる表面実装パッケージの 1 つです。パッケージの両側からカモメの羽のような形（L字型）にピンが引き出されています。素材はプラスチックとセラミックです。 SOP パッケージング規格には、SOP-8、SOP-16、SOP-20、SOP-28 などが含まれます。SOP の後の数字はピンの数を示します。ほとんどの MOSFET SOP パッケージは SOP-8 仕様を採用しています。業界では「P」を省略して SO (Small Out-Line) と略すことがよくあります。
SOP-8のパッケージサイズ
SO-8 は PHILIP 社によって最初に開発されました。プラスチックでパッケージされており、放熱底板がなく、放熱性が低いです。一般に低電力 MOSFET に使用されます。その後、TSOP(Thin SmallOutlinePackage)、VSOP(VerySmallOutlinePackage)、SSOP(ShrinkSOP)、TSSOP(ThinShrinkSOP)などの標準仕様が徐々に派生していきました。その中でも、TSOP と TSSOP は MOSFET パッケージングでよく使用されます。
MOSFETに一般的に使用されるSOP由来の仕様
6. クアッドフラットパッケージ (QFP)
QFP (Plastic Quad Flat Package) パッケージのチップ ピン間の距離は非常に小さく、ピンは非常に薄いです。これは一般に大規模または超大規模集積回路で使用され、ピンの数は通常 100 を超えます。この形式でパッケージ化されたチップは、SMT 表面実装技術を使用してチップをマザーボードにはんだ付けする必要があります。この実装方法には主に 4 つの特徴があります。 ① PCB 基板上に配線を実装する SMD 表面実装技術に適しています。 ② 高周波使用に適しています。 ③操作が簡単で信頼性が高い。 ④ チップ面積と実装面積の比率が小さい。 PGA パッケージング方法と同様に、このパッケージング方法はチップをプラスチック パッケージで包み、チップの動作時に発生する熱を適時に放散することができません。これにより、MOSFET の性能向上が制限されます。また、プラスチックパッケージ自体が装置のサイズを大きくし、軽薄短小の半導体開発の要求を満たしていない。また、この種の実装方法は単一チップをベースとするため、生産効率が低く、実装コストが高くなるという問題がある。そのため、QFP はマイクロプロセッサ/ゲートアレイなどのデジタルロジック LSI 回路への使用に適しており、VTR 信号処理やオーディオ信号処理などのアナログ LSI 回路製品の実装にも適しています。
7、リードなしクアッドフラットパッケージ(QFN)
QFN (Quad Flat Non-leaded package) パッケージには、4 つの側面すべてに電極コンタクトが装備されています。リードがないためQFPよりも実装面積が小さく、高さがQFPよりも低くなります。このうちセラミックQFNはLCC(Leadless Chip Carrier)とも呼ばれ、ガラスエポキシ樹脂プリント基板基材を使用した低コストのプラスチックQFNはプラスチックLCC、PCLC、P-LCCなどと呼ばれる新興の表面実装チップパッケージです。パッドサイズが小さく、体積が小さく、シール材としてプラスチックを使用する技術。 QFN は主に集積回路のパッケージングに使用され、MOSFET は使用されません。しかし、Intel はドライバーと MOSFET の統合ソリューションを提案したため、QFN-56 パッケージで DrMOS を発売しました (「56」はチップ背面の 56 個の接続ピンを指します)。
QFN パッケージは、超薄型スモール アウトライン パッケージ (TSSOP) と同じ外部リード構成を備えていますが、そのサイズは TSSOP より 62% 小さいことに注意してください。 QFN モデリング データによると、その熱性能は TSSOP パッケージより 55% 高く、電気的性能 (インダクタンスとキャパシタンス) は TSSOP パッケージよりそれぞれ 60% と 30% 高くなります。最大のデメリットは修理が難しいことです。
QFN-56パッケージのDrMOS
従来のディスクリート DC/DC 降圧スイッチング電源は、より高い電力密度の要件を満たすことができず、高いスイッチング周波数での寄生パラメータの影響の問題も解決できません。技術の革新と進歩により、ドライバーと MOSFET を統合してマルチチップ モジュールを構築することが現実になりました。この統合方法により、スペースを大幅に節約し、消費電力密度を高めることができます。ドライバーとMOSFETの最適化により、それが現実になりました。電力効率と高品質なDC電流を実現したDrMOS一体型ドライバーICです。
ルネサス第2世代DrMOS
QFN-56 リードレス パッケージにより、DrMOS の熱インピーダンスが非常に低くなります。内部ワイヤボンディングと銅クリップ設計により、外部 PCB 配線を最小限に抑えることができ、それによってインダクタンスと抵抗が低減されます。さらに、使用されているディープチャネル シリコン MOSFET プロセスにより、伝導、スイッチング、およびゲート電荷損失も大幅に削減できます。さまざまなコントローラと互換性があり、さまざまな動作モードを実現でき、アクティブ位相変換モード APS (自動位相スイッチング) をサポートします。 QFN パッケージングに加えて、バイラテラル フラット ノーリード パッケージング (DFN) も、オン セミコンダクターのさまざまなコンポーネントで広く使用されている新しい電子パッケージング プロセスです。 DFNはQFNに比べて両側の取り出し電極の数が少なくなります。
8、プラスチックリード付きチップキャリア(PLCC)
PLCC (Plastic Quad Flat Package) は正方形の形状をしており、DIP パッケージよりもはるかに小さいです。 32本のピンがあり、全周にピンが付いています。ピンはパッケージの四辺からT字型に引き出されています。プラスチック製品です。ピン中心間距離は1.27mm、ピン数は18本から84本まであります。J型ピンは変形しにくく、QFPに比べて操作性は良いですが、溶接後の外観検査が難しくなります。 PLCC パッケージは、SMT 表面実装技術を使用して PCB に配線を取り付けるのに適しています。小型で信頼性が高いという利点があります。 PLCC パッケージングは比較的一般的であり、ロジック LSI、DLD (またはプログラム ロジック デバイス) などの回路で使用されます。このパッケージ形式はマザーボード BIOS でよく使用されますが、MOSFET では現在あまり一般的ではありません。
主流企業向けのカプセル化と改善
CPUの低電圧・大電流化の傾向により、MOSFETには大出力電流、低オン抵抗、低発熱、速い放熱性、小型化が求められています。チップ製造技術とプロセスの改善に加えて、MOSFET メーカーはパッケージング技術の改善も続けています。標準外観仕様との互換性をベースに、新たなパッケージ形状の提案や、開発した新規パッケージの商標名登録などを行っています。
1、RENESAS WPAK、LFPAK、LFPAK-I パッケージ
WPAKはルネサスが開発した高放熱パッケージです。 D-PAKパッケージを模倣することにより、チップヒートシンクがマザーボードに溶接され、熱がマザーボードを通じて放散されるため、小型パッケージのWPAKもD-PAKの出力電流に達することができます。 WPAK-D2 は、配線インダクタンスを低減するために 2 つのハイ/ロー MOSFET をパッケージ化しています。
Renesas WPAK パッケージサイズ
LFPAK と LFPAK-I は、ルネサスが開発した SO-8 と互換性のある他の 2 つのスモール フォーム ファクター パッケージです。 LFPAK は D-PAK に似ていますが、D-PAK よりも小さいです。 LFPAK-i はヒートシンクを上向きに配置し、ヒートシンクを通じて熱を放散します。
Renesas LFPAK および LFPAK-I パッケージ
2. Vishay Power-PAK および Polar-PAK パッケージ
Power-PAK は、Vishay Corporation によって登録された MOSFET パッケージ名です。 Power-PAK には、Power-PAK1212-8 と Power-PAK SO-8 の 2 つの仕様が含まれています。
Vishay Power-PAK1212-8 パッケージ
Vishay Power-PAK SO-8 パッケージ
Polar PAK は、両面放熱機能を備えた小型パッケージで、Vishay の中核となるパッケージング技術の 1 つです。 Polar PAK は通常の so-8 パッケージと同じです。パッケージの上面と下面の両方に放熱点があります。パッケージ内に熱がこもりにくく、動作電流の電流密度をSO-8の2倍に高めることができます。現在、Vishay は Polar PAK テクノロジーを STMicroelectronics にライセンス供与しています。
Vishay Polar PAK パッケージ
3. Onsemi SO-8 および WDFN8 フラット リード パッケージ
オン・セミコンダクターは 2 種類のフラットリード MOSFET を開発しており、そのうち SO-8 互換のフラットリード MOSFET は多くの基板で使用されています。オン・セミコンダクターが新たに発売した NVMx および NVTx パワー MOSFET は、コンパクトな DFN5 (SO-8FL) および WDFN8 パッケージを使用して、伝導損失を最小限に抑えます。また、ドライバーの損失を最小限に抑えるための低い QG と静電容量も特徴です。
オン・セミコンダクター SO-8 フラット リード パッケージ
オン・セミコンダクターWDFN8パッケージ
4. NXP LFPAK および QLPAK のパッケージ化
NXP (旧 Philps) は、SO-8 パッケージング技術を LFPAK および QLPAK に改良しました。その中でも、LFPAK は世界で最も信頼性の高いパワー SO-8 パッケージであると考えられています。 QLPAKは小型で放熱効率が高いという特徴を持っています。通常の SO-8 と比較して、QLPAK は 6*5mm の PCB 基板面積を占め、熱抵抗は 1.5k/W です。
NXP LFPAK パッケージ
NXP QLPAK パッケージ
4. ST Semiconductor PowerSO-8 パッケージ
STMicroelectronicsのパワーMOSFETチップのパッケージング技術には、SO-8、PowerSO-8、PowerFLAT、DirectFET、PolarPAKなどが含まれます。このうち、Power SO-8はSO-8の改良版です。その他、PowerSO-10、PowerSO-20、TO-220FP、H2PAK-2などのパッケージがあります。
STMicroelectronics パワー SO-8 パッケージ
5. フェアチャイルド セミコンダクター パワー 56 パッケージ
パワー56はファリチャイルドの専用名称で、正式名称はDFN5×6です。そのパッケージング面積は、一般的に使用されている TSOP-8 のそれに匹敵し、薄いパッケージによりコンポーネントのクリアランス高さが節約され、底部のサーマルパッド設計により熱抵抗が低減されます。そのため、多くのパワーデバイスメーカーはDFN5×6を導入しています。
フェアチャイルド パワー 56 パッケージ
6. International Rectifier (IR) ダイレクト FET パッケージ
ダイレクト FET は、SO-8 以下の設置面積で効率的な上部冷却を実現し、コンピュータ、ラップトップ、通信、家電機器の AC-DC および DC-DC 電力変換アプリケーションに適しています。 DirectFET の金属缶構造は両面放熱を実現し、標準のプラスチック ディスクリート パッケージと比較して、高周波 DC-DC 降圧コンバータの電流処理能力を効果的に 2 倍にします。ダイレクトFETパッケージは、ドレイン(D)ヒートシンクを上向きにして金属シェルで覆い、そこから放熱する逆実装タイプです。ダイレクト FET パッケージングにより放熱性が大幅に向上し、優れた放熱性で占有スペースが少なくなります。
要約する
今後、電子製造業界が超薄型、小型化、低電圧、大電流の方向に発展し続けるにつれて、MOSFETの外観や内部パッケージ構造も製造の開発ニーズによりよく適応するために変化するでしょう。業界。また、電機メーカーの選択敷居を下げるため、MOSFETのモジュール化・システムレベルパッケージ化の方向での開発動向はますます顕著となり、性能やコストなど多面的に製品が連携して開発されることになります。 。パッケージは MOSFET を選択する際の重要な基準要素の 1 つです。電子製品が異なれば電気要件も異なり、設置環境が異なれば、適合するサイズ仕様も必要になります。実際の選定にあたっては、一般原則に基づき、実際のニーズに応じて決定されるべきである。一部の電子システムは、PCB のサイズと内部の高さによって制限されます。たとえば、通信システムのモジュール電源では、高さの制限により、通常、DFN5*6 および DFN3*3 パッケージが使用されます。一部の ACDC 電源では、超薄型設計またはシェルの制限により、TO220 パッケージのパワー MOSFET を組み立てるのに適しています。現時点では、ピンを根元に直接挿入することができますが、これは TO247 パッケージ製品には適していません。一部の超薄型設計では、デバイスのピンを曲げて平らに置く必要があるため、MOSFET の選択が複雑になります。
MOSFETの選び方
あるエンジニアは、「実用的な」情報は 2 ページ目以降にしか記載されていないため、MOSFET データシートの最初のページは決して見なかったと私に語ったことがあります。 MOSFET データシートのほぼすべてのページには、設計者にとって貴重な情報が含まれています。しかし、メーカーが提供するデータをどのように解釈するかは必ずしも明確ではありません。
この記事では、MOSFET の主要な仕様の一部、データシートへの記載方法、およびそれらを理解するために必要な明確な概要について概説します。ほとんどの電子デバイスと同様に、MOSFET は動作温度の影響を受けます。したがって、前述の指標が適用されるテスト条件を理解することが重要です。一部のデータシートではそれが明確ではないため、「製品紹介」に表示される指標が「最大」値であるか「標準」値であるかを理解することも重要です。
電圧グレード
MOSFETを決定する主な特性は、ドレイン・ソース間電圧VDS、つまり「ドレイン・ソース降伏電圧」です。これは、ゲートがソースに短絡した場合にMOSFETが損傷することなく耐えることができる最高の電圧であり、ドレイン電流が減少します。は250μAです。 。 VDS は「25°C での絶対最大電圧」とも呼ばれますが、この絶対電圧は温度に依存し、通常はデータシートに「VDS 温度係数」があることを覚えておくことが重要です。また、最大 VDS は DC 電圧に回路内に存在する可能性のある電圧スパイクとリップルを加えたものであることも理解する必要があります。たとえば、100mV、5ns スパイクのある 30V 電源で 30V デバイスを使用すると、電圧がデバイスの絶対最大制限を超え、デバイスがアバランシェ モードになる可能性があります。この場合、MOSFETの信頼性は保証できません。高温では、温度係数によってブレークダウン電圧が大幅に変化する可能性があります。たとえば、定格電圧が 600V の一部の N チャネル MOSFET は、正の温度係数を持っています。最大接合温度に近づくと、温度係数により、これらの MOSFET は 650V MOSFET のように動作します。多くの MOSFET ユーザーの設計ルールでは、10% ～ 20% のディレーティング係数が必要です。一部の設計では、実際の降伏電圧が 25°C での定格値より 5% ～ 10% 高いことを考慮すると、対応する有用な設計マージンが実際の設計に追加され、設計にとって非常に有益になります。 MOSFET を正しく選択するには、導通プロセス中のゲート-ソース間電圧 VGS の役割を理解することも同様に重要です。この電圧は、特定の最大 RDS(on) 条件下で MOSFET の完全な導通を保証する電圧です。これが、オン抵抗が常に VGS レベルに関係し、この電圧でのみデバイスがオンになる理由です。設計上の重要な結果は、RDS(on) 定格を達成するために使用される最小 VGS よりも低い電圧では MOSFET を完全にオンにすることができないことです。たとえば、3.3V マイクロコントローラーで MOSFET を完全にオンにするには、VGS=2.5V 以下で MOSFET をオンにできる必要があります。
オン抵抗、ゲート電荷、および「性能指数」
MOSFET のオン抵抗は、常に 1 つ以上のゲート-ソース間電圧で決定されます。最大 RDS(on) 制限は、標準値より 20% ～ 50% 大きくなる可能性があります。 RDS(on) の最大制限は、通常、ジャンクション温度 25°C での値を指します。図 1 に示すように、高温では RDS(on) が 30% ～ 150% 増加する可能性があります。RDS(on) は温度によって変化し、最小抵抗値は保証されないため、RDS(on) に基づいて電流を検出することはできません。非常に正確な方法。
図 1 RDS(on) は、最大動作温度の 30% ～ 150% の範囲で温度とともに増加します
オン抵抗は、N チャネル MOSFET と P チャネル MOSFET の両方にとって非常に重要です。 Qg はスイッチング損失に影響するため、スイッチング電源では、Qg がスイッチング電源で使用される N チャネル MOSFET の重要な選択基準となります。これらの損失には 2 つの影響があります。1 つは MOSFET のオンとオフに影響を与えるスイッチング時間です。もう 1 つは、各スイッチング プロセス中にゲート容量を充電するために必要なエネルギーです。留意すべき点の 1 つは、より低い Vgs を使用するとスイッチング損失が低減される場合でも、Qg はゲート ソース間電圧に依存するということです。スイッチング用途での使用を目的とした MOSFET を簡単に比較する方法として、設計者は多くの場合、導通損失の RDS(on) とスイッチング損失の Qg から構成される単一の公式、RDS(on)xQg を使用します。この「性能指数」(FOM) はデバイスの性能を要約し、MOSFET を標準値または最大値の観点から比較できるようにします。デバイス間で正確な比較を行うには、RDS(on) と Qg に同じ VGS が使用されていること、およびパブリケーション内で標準値と最大値が偶然混在していないことを確認する必要があります。 FOM が低いほど、アプリケーションの切り替え時のパフォーマンスが向上しますが、保証されているわけではありません。最良の比較結果は実際の回路でのみ得られるため、場合によっては MOSFET ごとに回路を微調整する必要がある場合があります。定格電流と消費電力は、さまざまなテスト条件に基づいて、ほとんどの MOSFET には 1 つ以上の連続ドレイン電流がデータシートに記載されています。データシートを注意深く見て、定格が指定されたケース温度 (例: TC=25°C) でのものなのか、周囲温度 (例: TA=25°C) でのものなのかを判断する必要があります。これらの値のどれが最も適切かは、デバイスの特性とアプリケーションによって異なります (図 2 を参照)。
図 2 すべての絶対最大電流値と電力値は実際のデータです
ハンドヘルド機器で使用される小型の表面実装デバイスの場合、最も適切な電流レベルは周囲温度 70°C での電流レベルである可能性があります。ヒートシンクや強制空冷を備えた大型機器の場合、TA=25℃での電流値が実際の状況に近い場合があります。一部のデバイスでは、ダイは最大接合温度でパッケージの制限を超える電流を処理できます。一部のデータシートでは、この「ダイ制限」電流レベルは、「パッケージ制限」電流レベルに対する追加情報であり、ダイの堅牢性を知ることができます。同様の考慮事項が、温度だけでなくオン時間にも依存する連続消費電力にも当てはまります。 TA=70℃、PD=4Wで10秒間連続動作するデバイスを想像してください。 「連続」期間を構成する期間は MOSFET パッケージによって異なるため、データシートの正規化された熱過渡インピーダンス プロットを使用して、10 秒、100 秒、または 10 分後の消費電力がどのようになるかを確認する必要があります。 。図 3 に示すように、10 秒のパルス後のこの専用デバイスの熱抵抗係数は約 0.33 です。これは、パッケージが約 10 分後に熱飽和に達すると、デバイスの熱放散能力が 4 W ではなく 1.33 W にすぎないことを意味します。 。ただし、デバイスの放熱能力は、適切な冷却下では約 2 W に達することがあります。
図3 パワーパルス印加時のMOSFETの熱抵抗
実はMOSFETの選び方は4つのステップに分けることができます。
最初のステップ: N チャネルまたは P チャネルを選択します
設計に適切なデバイスを選択するための最初のステップは、N チャネル MOSFET を使用するか P チャネル MOSFET を使用するかを決定することです。一般的な電力アプリケーションでは、MOSFET がグランドに接続され、負荷が主電源に接続されている場合、MOSFET はローサイド スイッチを形成します。ローサイドスイッチでは、デバイスをオフまたはオンにするために必要な電圧を考慮して、N チャネル MOSFET を使用する必要があります。 MOSFET がバスに接続され、負荷がグランドに接続される場合、ハイサイド スイッチが使用されます。通常、このトポロジでは P チャネル MOSFET が使用されますが、これは電圧駆動を考慮したためでもあります。アプリケーションに適切なデバイスを選択するには、デバイスの駆動に必要な電圧と、それを設計で行う最も簡単な方法を決定する必要があります。次のステップは、必要な電圧定格、つまりデバイスが耐えられる最大電圧を決定することです。電圧定格が高くなるほど、デバイスのコストも高くなります。実際の経験によれば、定格電圧は主電源電圧またはバス電圧より大きくなければなりません。これにより、MOSFET が故障しないように十分な保護が提供されます。 MOSFETを選択する際には、ドレインからソースまでに許容できる最大電圧、つまり最大VDSを決める必要があります。 MOSFET が耐えられる最大電圧は温度によって変化することを知っておくことが重要です。設計者は、動作温度範囲全体にわたって電圧の変化をテストする必要があります。回路が故障しないように、定格電圧にはこの変動範囲をカバーするのに十分なマージンが必要です。設計エンジニアが考慮する必要があるその他の安全要素には、モーターや変圧器などのスイッチング電子機器によって引き起こされる過渡電圧が含まれます。定格電圧はアプリケーションによって異なります。通常、ポータブル デバイスの場合は 20 V、FPGA 電源の場合は 20 ～ 30 V、AC 85 ～ 220 V アプリケーションの場合は 450 ～ 600 V です。
ステップ 2: 定格電流を決定する
2 番目のステップは、MOSFET の電流定格を選択することです。回路構成に応じて、この定格電流は、負荷があらゆる状況下で耐えることができる最大電流である必要があります。電圧の状況と同様に、設計者は、システムが電流スパイクを生成する場合でも、選択した MOSFET がこの電流定格に耐えられることを確認する必要があります。考慮される 2 つの電流条件は、連続モードとパルス スパイクです。連続導通モードでは、MOSFET は定常状態にあり、デバイスに電流が継続的に流れます。パルス スパイクとは、デバイスを流れる大きなサージ (またはスパイク電流) を指します。これらの条件下での最大電流が決まれば、あとはこの最大電流を処理できるデバイスを選択するだけです。定格電流を選択した後、導通損失も計算する必要があります。実際の状況では、MOSFET は理想的なデバイスではありません。これは、伝導プロセス中に伝導損失と呼ばれる電気エネルギーの損失が存在するためです。 MOSFET は、「オン」のときは可変抵抗器のように動作します。これはデバイスの RDS(ON) によって決まり、温度によって大きく変化します。デバイスの電力損失は Iload2×RDS(ON) で計算できます。オン抵抗は温度によって変化するため、電力損失もそれに比例して変化します。 MOSFET に印加される電圧 VGS が高くなるほど、RDS(ON) は小さくなります。逆に、RDS(ON) は高くなります。システム設計者にとって、システム電圧に応じてトレードオフが生じるのはこの点です。ポータブル設計では、より低い電圧を使用する方が簡単 (そしてより一般的) ですが、工業用設計では、より高い電圧を使用できます。 RDS(ON) 抵抗は電流とともにわずかに上昇することに注意してください。 RDS(ON) 抵抗器のさまざまな電気パラメータの変動については、製造元が提供する技術データシートで確認できます。一部のテクノロジーは最大 VDS を増加させると RDS(ON) を増加させる傾向があるため、テクノロジーはデバイスの特性に大きな影響を与えます。このようなテクノロジの場合、VDS と RDS(ON) を削減しようとすると、チップ サイズを大きくする必要があり、その結果、一致するパッケージ サイズと関連する開発コストが増加します。業界ではチップサイズの増加を制御しようとするいくつかのテクノロジーがあり、その中で最も重要なものはチャネルおよびチャージバランシングテクノロジーです。トレンチ技術では、オン抵抗 RDS(ON) を低減するために、通常は低電圧用に確保される深いトレンチがウェーハに埋め込まれます。 RDS(ON) に対する最大 VDS の影響を軽減するために、開発プロセス中にエピタキシャル成長カラム/エッチング カラム プロセスが使用されました。たとえば、Fairchild Semiconductor は、RDS(ON) を削減するために追加の製造ステップを追加する SuperFET と呼ばれるテクノロジーを開発しました。標準 MOSFET のブレークダウン電圧が増加すると、RDS(ON) は指数関数的に増加し、ダイ サイズの増加につながるため、RDS(ON) に焦点を当てることが重要です。 SuperFET プロセスは、RDS(ON) とウェーハ サイズの間の指数関数的な関係を線形の関係に変えます。このようにして、SuperFET デバイスは、最大 600V のブレークダウン電圧であっても、小さなダイ サイズで理想的な低 RDS(ON) を実現できます。その結果、ウェーハサイズを最大 35% 縮小できるようになります。エンド ユーザーにとって、これはパッケージ サイズの大幅な削減を意味します。
ステップ 3: 熱要件を決定する
MOSFET を選択する次のステップは、システムの熱要件を計算することです。設計者は、最悪のシナリオと現実世界のシナリオという 2 つの異なるシナリオを考慮する必要があります。最悪の場合の計算結果を使用することをお勧めします。この結果により、より大きな安全マージンが提供され、システムが故障しないことが保証されます。 MOSFET データシートには、注意が必要な測定データもいくつかあります。パッケージ化されたデバイスの半導体接合部と環境の間の熱抵抗や最大接合部温度などです。デバイスのジャンクション温度は、最大周囲温度に熱抵抗と電力損失の積を加えたものに等しくなります (ジャンクション温度 = 最大周囲温度 + [熱抵抗 × 電力損失])。この式に従って、システムの最大消費電力を解くことができます。これは、定義により I2×RDS(ON) に等しくなります。設計者はデバイスを通過する最大電流を決定しているため、RDS(ON) はさまざまな温度で計算できます。単純な熱モデルを扱う場合、設計者は半導体接合/デバイス ケースおよびケース/環境の熱容量も考慮する必要があることに注意してください。これには、プリント基板とパッケージがすぐに加熱されないことが必要です。アバランシェ降伏とは、半導体デバイスの逆電圧が最大値を超え、強い電界を形成してデバイス内の電流を増加させることを意味します。この電流により電力が消費され、デバイスの温度が上昇し、デバイスが損傷する可能性があります。半導体企業は、デバイスのアバランシェ テストを実施し、アバランシェ電圧を計算したり、デバイスの堅牢性をテストしたりします。定格アバランシェ電圧を計算するには 2 つの方法があります。 1 つは統計的手法、もう 1 つは熱計算です。熱計算はより実用的であるため、広く使用されています。多くの企業がデバイスのテストの詳細を提供しています。たとえば、Fairchild Semiconductor は、「パワー MOSFET アバランチ ガイドライン」を提供しています (パワー MOSFET アバランチ ガイドライン - フェアチャイルド Web サイトからダウンロードできます)。コンピューティングに加えて、テクノロジーも雪崩効果に大きな影響を与えます。たとえば、ダイ サイズが大きくなると、アバランシェ耐性が向上し、最終的にはデバイスの堅牢性が向上します。エンド ユーザーにとって、これはシステム内でより大きなパッケージを使用することを意味します。
ステップ 4: スイッチのパフォーマンスを決定する
MOSFET を選択する最後のステップは、MOSFET のスイッチング性能を決定することです。スイッチング性能に影響を与えるパラメータは数多くありますが、最も重要なのはゲート/ドレイン、ゲート/ソース、ドレイン/ソース容量です。これらのコンデンサはスイッチングするたびに充電されるため、デバイス内でスイッチング損失が発生します。したがって、MOSFET のスイッチング速度が低下し、デバイス効率も低下します。スイッチング中のデバイスの合計損失を計算するには、設計者はターンオン中の損失 (Eon) とターンオフ中の損失 (Eoff) を計算する必要があります。 MOSFET スイッチの総電力は、次の式で表すことができます: Psw = (Eon + Eoff) × スイッチング周波数。ゲート電荷 (Qgd) はスイッチング性能に最も大きな影響を与えます。スイッチング性能の重要性に基づいて、このスイッチングの問題を解決するための新しい技術が常に開発されています。チップサイズが大きくなると、ゲート電荷が増加します。これによりデバイスのサイズが増加します。スイッチング損失を低減するために、ゲート電荷の低減を目的としたチャネル厚底酸化などの新しい技術が登場しました。たとえば、新技術の SuperFET は、RDS(ON) とゲート電荷 (Qg) を削減することで、導通損失を最小限に抑え、スイッチング性能を向上させることができます。このようにして、MOSFET はスイッチング中の高速電圧過渡現象 (dv/dt) および電流過渡現象 (di/dt) に対処でき、より高いスイッチング周波数でも確実に動作できます。
投稿日時: 2023 年 10 月 23 日
