ハイパワーMOSFET駆動回路の製造方法

主な解決策は 2 つあります。

1 つは、専用のドライバ チップを使用して MOSFET を駆動する方法、または高速フォトカプラを使用して、トランジスタが MOSFET を駆動する回路を構成する方法ですが、1 つ目のタイプのアプローチでは、独立した電源を用意する必要があります。 MOSFETを駆動するもう一つのタイプのパルストランスとパルス駆動回路では、駆動回路のスイッチング周波数を向上させて駆動能力を高め、部品点数を可能な限り減らすことが急務となっています。を解決するために現在の問題.

最初のタイプの駆動方式であるハーフブリッジでは、2 つの独立した電源が必要です。フルブリッジには、ハーフブリッジとフルブリッジの両方で 3 つの独立した電源が必要であり、コンポーネントが多すぎるため、コスト削減にはつながりません。

2番目のタイプの駆動プログラムであり、特許は発明名「ハイパワー」に最も近い先行技術です。MOSFET 「駆動回路」特許（出願番号 200720309534.8）は、高出力 MOSFET のゲート・ソースの充電を解放する放電抵抗を追加するだけで、シャットダウンの目的を達成するため、PWM 信号の立ち下がりエッジが大きくなります。 PWM 信号の立ち下がりエッジが大きいため、MOSFET のシャットダウンが遅くなり、電力損失が非常に大きくなります。

さらに、特許プログラムのMOSFETの動作は干渉を受けやすく、PWM制御チップは大きな出力電力を必要とするため、チップ温度が高くなり、チップの耐用年数に影響を与えます。発明の内容 この実用新案の目的は、より安定して動作し、この実用新案発明の技術的解決策の目的を達成するための高出力MOSFET駆動回路、信号出力を提供することである。 PWM 制御チップは一次パルストランスに接続されており、 最初の出力 o二次パルストランスが第一MOSFETゲートに接続されている場合、二次パルストランスの第二出力は第一MOSFETゲートに接続され、二次パルストランスの第二出力は第一MOSFETゲートに接続されている。パルストランスの二次側の第１の出力は第１のＭＯＳＦＥＴのゲートに接続され、パルストランスの二次側の第２の出力は第２のＭＯＳＦＥＴのゲートに接続され、パルストランスの二次側の第１の出力も接続されることを特徴とするパルストランスの二次側の出力も第 2 の放電トランジスタに接続されています。パルストランスの一次側もエネルギー蓄積および放出回路に接続されています。

エネルギー蓄積放出回路は、抵抗、コンデンサおよびダイオードを含み、抵抗およびコンデンサは並列に接続され、上記並列回路はダイオードと直列に接続される。実用新案には有益な効果があります。実用新案には、変圧器の二次側の第 1 出力に接続された第 1 の放電トランジスタと、パルス変圧器の第 2 の出力に接続された第 2 の放電トランジスタもあります。レベルでは、最初の MOSFET と 2 番目の MOSFET を迅速に放電して、MOSFET のシャットダウン速度を向上させ、MOSFET の損失を減らすことができます。PWM 制御チップの信号は、一次出力間の信号増幅 MOSFET に接続されます。パルストランスの一次側は信号増幅に使用できます。 PWM 制御チップの信号出力と一次パルストランスは信号増幅用の MOSFET に接続されており、PWM 信号の駆動能力をさらに向上させることができます。

一次パルストランスはエネルギー蓄積放出回路にも接続されており、PWM 信号がローレベルのとき、エネルギー蓄積放出回路は PWM がハイレベルのときにパルストランスに蓄積されたエネルギーを放出し、ゲート第 1 の MOSFET と第 2 の MOSFET のソース電圧は非常に低く、干渉を防ぐ役割を果たします。

特定の実装では、信号増幅用の低電力MOSFET Q1がPWM制御チップの信号出力端子Aとパルス変圧器T1の一次側との間に接続され、パルス変圧器の二次側の第1出力端子がパルストランスの二次側の第2出力端子は、ダイオードD1と駆動抵抗R1を介して第1MOSFET Q4のゲートに接続され、ダイオードD2と駆動抵抗R1を介して第2MOSFET Q5のゲートに接続されます。抵抗Ｒ２、パルス変圧器の二次側の第１出力端子も第１ドレイン三極管Ｑ２に接続され、第２ドレイン三極管Ｑ３も第２ドレイン三極管Ｑ３に接続される。 ＭＯＳＦＥＴ Ｑ５、パルストランス二次側の第１出力端子は第１ドレイントランジスタＱ２にも接続され、パルストランス二次側の第２出力端子は第２ドレイントランジスタＱ３にも接続される。

第１のＭＯＳＦＥＴ Ｑ４のゲートはドレイン抵抗Ｒ３に接続され、第２のＭＯＳＦＥＴ Ｑ５のゲートはドレイン抵抗Ｒ４に接続されている。パルストランスＴ１の一次側もエネルギー蓄積・放出回路に接続されており、エネルギー蓄積・放出回路は抵抗Ｒ５、コンデンサＣ１、ダイオードＤ３を含み、抵抗Ｒ５とコンデンサＣ１は直列に接続されている。並列に接続されており、上記並列回路とダイオードＤ３が直列に接続されている。 PWM 制御チップからの PWM 信号出力は低電力 MOSFET Q2 に接続され、低電力 MOSFET Q2 はパルストランスの 2 次側に接続されます。は低電力MOSFET Q1によって増幅され、パルス変圧器T1の一次側に出力される。 ＰＷＭ信号がハイのとき、パルス変圧器Ｔ１の二次側の第１出力端子および第２出力端子はハイレベル信号を出力し、第１ＭＯＳＦＥＴ Ｑ４および第２ＭＯＳＦＥＴ Ｑ５を導通させる。

ＰＷＭ信号がローのとき、パルストランスＴ１の二次出力の第１出力および第２出力はローレベル信号を出力し、第１ドレイントランジスタＱ２および第２ドレイントランジスタＱ３が導通し、第１ＭＯＳＦＥＴＱ４のゲート・ソース容量がドレイン抵抗器Ｒ３を介して、放電用の第1ドレイントランジスタQ2、ドレイン抵抗R4を介した第2MOSFETQ5のゲート・ソース容量、放電用の第2ドレイントランジスタQ3、第2MOSFETQ5のゲート・ソースドレイン抵抗Ｒ４と第２ドレイントランジスタＱ３を介した放電用容量、第２ＭＯＳＦＥＴＱ５のゲート・ソース容量はドレイン抵抗Ｒ４と第２ドレイントランジスタＱ３を介した放電用容量である。第２ＭＯＳＦＥＴＱ５のゲート・ソース容量は、ドレイン抵抗Ｒ４および第２ドレイントランジスタＱ３を介して放電されるため、第１ＭＯＳＦＥＴＱ４および第２ＭＯＳＦＥＴＱ５のターンオフが早くなり、電力損失が低減される。

PWM 信号が Low のとき、抵抗 R5、コンデンサ C1、ダイオード D3 で構成される蓄積エネルギー解放回路は、PWM が High のときにパルストランスに蓄積されたエネルギーを解放し、第 1 の MOSFET Q4 と第 2 の MOSFET のゲート・ソースが確実にオンになるようにします。 Q5 は非常に低く、干渉防止の目的に役立ちます。ダイオードＤ１およびダイオードＤ２は、出力電流を一方向に流し、それによってＰＷＭ波形の品質を保証すると同時に、ある程度の干渉防止の役割も果たす。